A Self-Repairing Bio-Inspired Fault-Tolerant FPGA Architecture

Abstract

새로운 FPGA 구조를 제안할 때 반드시 고려해야 하는 부분이, 제안하는 새로운 구조로 인하여 추가적인 오버헤드를 발생시킬 가능성이 있는, 연결망 문제들이다. 자이링크 또는 알테라 와 같은 FPGA 제품 회사들이 결함허용과 같은 새로운 기능을 추가하기 위하여, 그들의 기존 제품 FPGA 연결망 구조를 수정하는 문제는 매우 어렵다. 따라서, 기존 제품의 연결망 구조와 잘 통합될 수 있도록, 결함허용 기능이 새롭게 추가되는 FPGA 구조를 개발하는 것은 중요한 문제이다. 본 논문에서는 상동(homogeneous)구조로서 자가 복구 기능을 갖춘 생태모방형 결함허용 FPGA 구조를 제안한다. 본 연구에서 제안하는 구조는, 지금까지 제안된 결함허용 구조들과 달리, 기존 FPGA 장치에서 사용하는 아일랜드 형 연결망과 잘 통합되는 구조로, 기존 FPGA 장치에서의 구현이 용이할 뿐 아니라, 더 나아가 필요하다면, 아일랜드 형 연결망 방식에 따라 결함허용 내부 연결을 갖춘 새로운 FPGA 장치로 제조될 수 있다. 본 논문에서 제안된 결함허용 FPGA 구조는 LUT 단위에서의 일시적 오류 및 영구적인 오류 발생 모두를 인지할 수 있다는 특성이 있다. 결함허용기능을 갖춘 범용 연산 셀은 내부적으로 자가 복구 회로와 결함이 없는 회로 출력을 외부로 보내기 위해 사용하는 내부 연결망으로 구성되어 있다. FPGA 구조는 여러 개의 연산 타일로 구성되어 있고, 각 연산 타일은 N 개의 연산 셀로 구성되어 있다. 제안된 구조는, 연산 타일 내부에서 발생될 수 있는 일시적 오류 및 영구적인 결함을 동시에 자가 복구할 수 있는 구조이다. 여러 연산 타일에서 결함이 발생되었을 경우, 온 칩 복구 제어부에서 중앙 집중적인 방식으로 UART 인터페이스를 통하여 외부 PC 소프트웨어에 해당정보를 보내어 복구가 진행된다. 외부 PC 소프트웨어는 결함이 발생한 연산 타일 내의 스템 셀 (프로그래밍 되지 않은 FPGA 로직 공간)을 부분적으로 다시 프로그래밍 함으로써 결함을 복구한다. 결함이 복구되는 동안, 결함이 발생되지 않은 FPGA에 구현된 시스템 작동은 계속 유지된다. 본 논문에서 제안된 자가복구 기능을 갖춘 생태모방형 구조는 자일링크 Virtex-5 FPGA 장치에서 구현되었고, 이의 안정적인 작동을 확인하였다. 또, TMR 및 최근에 제안된 결함허용 구조와 비교하여 볼 때, 본 논문의 제안된 구조가 결함 허용을 위한 하드웨어의 추가적인 오버헤드가 훨씬 축소 될 뿐 아니라 여러 측면에서 향상된 구조임을 보였다.|The most complex thing in any FPGA architecture is its routing network, and to propose a new FPGA architecture means to keep all the routing issues in mind. Also it is difficult for the commercial vendors of FPGA devices, like XILINX, Altera etc, to refine their existing routing architecture according to the newly proposed schemes to incorporate the fault tolerant capabilities. This arises the need to develop such a design that can easily be integrated with the existing routing architecture. In this research, we have developed a complete homogenous fault-tolerant FPGA architecture with self-repairing capabilities. Unlike previously proposed architectures, the present one can not only be implemented on the existing island-style FPGA architecture but can also be able to fabricate entirely as a new device utilizing the existing routing network strategies. The developed architecture is unique in a way that it is able to identify transient and permanent errors (at LUT level) both at the same time. A generic fault-tolerant Computation Cell is developed which, along with its self-checking circuitry, also consists of an internal router to route un-faulty function out of the cell. The proposed fault-tolerant FPGA architecture is comprised of Computation Tiles, each of which consists of N computation cells which are able to heal transient or permanent errors all at once. This architecture is centrally controlled by an on-chip fault-tolerant core whose main responsibility is to communicate with the external PC software, via UART interface, if an error occurs in any of the computation tile. The external PC software identifies and partially reconfigures the stem cells of faulty computation tile without intervening the functionality of rest of the device. The robust operation of a proposed architecture is implemented and verified on XILINX Virtex-5 FPGA device. The ratio of the hardware overhead to fault coverage in our approach is much lesser than that of TMR and recently developed fault-tolerant architectures. We have proved that our architecture is much better than others in many ways.