Low-Cost Self-Repairing Binary Signed-Digit Adder with Multiple Fault Detection and Localization

Abstract

The advent of advanced microelectronic technologies and scale downing into nanometer dimensions has made current digital systems more susceptible to faults and increases the demand for reliable and high-performance computing. Current solutions have so far used the parity prediction scheme to increase reliability and detect fault in adder modules, but they add perceptible area overhead to the circuit. In this research, we present two new efficient methods for fault detection and localization, in addition to the full error-correction, targeting stuck-at and multi-cycle transient (MCT) faults in radix-2 signed-digit adders through a combination of time and hardware redundancy. Signed-digit adder, which eliminates carry propagation chain, can execute addition operation independent of the length of operands, in constant time. The confined carry propagation implies remarkable advantage in terms of error detection, localization, and correction. We developed a new low-cost technique, for fault-localization and error-correction, which utilizes the self-dual concept in binary signed-digit adders. In addition, we use the self-checking full adder that can identify a fault based on internal functionality to detect any fault in the adder modules. The detection of a fault is followed by input inversion, recomputation, and appropriate output inversion to correct the error and localize the fault. The error-correction method employs fault masking by utilizing the self-dual concept, which is based on the fact that in the existence of a fault, the designed technique results in a fault-free complement of the expected output when fed by the complement of its input operands. Additionally, the existence of any fault in the input lines of the adder modules can be identified by low-cost parity checking error-detection approach, and a faulty module can be localized by comparing the faulty output from the first computation with the fault-free output from the recomputation. Higher reliability with less computational time and reduced hardware-area overhead are the distinct features of our new designs. In these methods, all of the single stuck-at and MCT faults can be localized and corrected, whereas previous approaches were unable to localize and correct with 100% reliability even with longer time durations and greater hardware cost. Based on the experimental results, the area occupied by our designs is up to 50% less, compared with the area used by previous designs. In addition to the area reduction, our design approaches result in a higher reliability with less power consumption and low time delay compared with a previous related works.|반도체 소자의 집적화 기술의 발전으로 나노미터 수준으로 축소되면서, 디지털 시스템의 결함은 더 취약해졌고, 고성능 컴퓨팅에 대한 신뢰성 요구는 더욱 더 증가하게 된다. 가산기 회로에서 신뢰성을 높이기 위한 기존의 방법에서는 패리티 예측 기법을 사용하여 오류를 탐지하지만, 이와 관련된 상당한 하드웨어 오버 헤드를 회로에 추가한다. 본 논문에서는 가산기의 오류 탐지와 오류 회복을 보다 효율적으로 구현하기 위하여, 오류의 국지화에 기반한 저비용 오류 자가회복 가산기 구조를 제시한다. 고착오류(Stuck-at Faults)와 Multi-Cycle Transient(MCT) 오류를 대상으로 부호 이진수 가산기에서 오류 검출 및 오류 위치 파악을 통한 두 가지의 효율적인 오류 자가회복 방법을 제시한다. 부호 이진수 가산기는 캐리 전달 체인이 제거되어 기존의 가산기와 달리, 덧셈을 완료하는 시간은 피연산자의 길이에 관계 없이 일정하다. 부호 이진수 가산기의 제한된 캐리 전파는 오류 검출, 오류의 지역화 및 오류회복 측면에서 주목할만한 이점을 제시한다. 본 논문에서는 결함 위치 및 오류 회복을 위해 부호 이진수 가산기에서 Self-Dual개념을 사용하는 새로운 저비용 기술을 개발했다. 또한 전가산기(Full Adder)회로의 로직 특징을 기반으로 한 오류 자가탐지 전가산기를 이용하여 가산기 모듈의 작동오류를 탐지한다. 부호 이진수 가산기의 세부 모듈인 전가산기 회로의 작동오류가 탐지되면 입력 반전, 재연산 및 적절한 출력 반전에 의해 해당 오류를 정정하고 지역화한다. 오류 정정 방법은 Self-Dual개념을 활용한 오류 마스킹을 사용한다. 즉, 오류가 탐지되었을 경우, 부호 이진수 가산기에서 피연산자의 입력을 보수화하면, 출력은 오류가 없을 것이며, 이 출력의 보수값이 오류가 회복된 출력이 되는 Self-Dual 성질을 이용한다. 또한, 전가산기 모듈의 입력 라인에서의 임의의 결함은 저비용 패리티 검사 오류 검출 방법에 의해 식별 될 수 있고, 오류가 있는 전가산기모듈은 첫 번째 계산의 오류 출력을 재연산 한 fault-free 출력과 비교하여 모두 지역화 할 수 있다. 부호 이진수 가산기의 입력라인 결함탐지와 전가산기 작동오류 자가탐지를 활용하여, 계산 시간 단축은 물론이고, 높은 신뢰성을 하드웨어 영역 오버 헤드 감소로 달성할 수 있었다. 기존의 방법에서 더 긴 시간과 하드웨어 비용으로도 지역화 및 오류 정정을 100% 달성할 수 없었던 반면, 고착오류 (Stuck-at Faults)와 Multi-Cycle Transient(MCT) 오류 모두 지역화 및 정정될 수 있었다. 실험 결과에 따르면, 본 논문에서 제시한 오류의 국지화 기반 다중오류 자가회복 부호 이진수 가산기 구조는 기존에 제시된 자가회복 이진수 가산기 구조보다 회로 오버헤드가 줄어서, 그 회로 크기가 최대50% 축소되었으며, 높은 신뢰성과 저전력, 그리고 낮은 지연시간을 제공한다.