An Autonomously Self-Aware and Adaptively Reconfigurable System for FPGA-Based Network-on-Chips.

Abstract

This dissertation proposes an autonomously self-aware and adaptively reconfigurable system for FPGA-Based network-on-chips design paradigm for providing an infrastructural framework for the exploration, performance evaluation, correctness and reliability issues of network-on-chips fabrics in the Field Programmable Gate Arrays (FPGAs). It presents a design and implementation of architectures that enable for self-adaptation, dynamic reconfiguration, autonomic formation and self-awareness of network-on-chip architectures. It considers the design of fault tolerant routing scheme and algorithms for both on-chip interconnect and sensor networks that provide a low level mechanism for ensuring runtime autonomous fault-tolerant routing in the presence of faulty network components. Furthermore, it presents a system level adaptation by runtime monitoring of environmental parameters and employing evolutionary optimization methods to intelligently adapt and optimize its operation. This paradigm, provides scalable, reliable and dynamic adaptation and control of runtime parameters for on-chip networks. The study motivates the paradigm shift towards FPGA-Based networks-on-chip by examining the current and future technological trends in FPGA architecture and embedded hardware system in order to address the limitations of the existing techniques for the on-chip networks. The dissertation introduces a methodology to evaluate the performance impacts of the NoC parameters in the context of scalable and adaptive FPGA-Based network-on-chips. It proposes a consistent parametric method and design trade-offs for evaluating the FPGA performance of the three common on-chip interconnect architecture namely, the Torus, Mesh and Fattree architectures. It also investigates how the NoC architectures are affected by the interconnect and routing parameters and demonstrate the flexibility and performance through FPGA synthesis and testing of different NoC configurations. The dissertation overview the design methodology for designing NoCs in the context of FPGAs and demonstrate the hardware and software procedures for the design and implementation of FPGA-Based NoCs. It then proposes two models namely, FPGA-Based network performance and self-adaptive models. In order to demonstrate the flexibility and applicability of the autonomously self-awareness and adaptively reconfigurable system paradigm, the study addresses the limitations of Self-healing and Self-selective routing technique for routing sensor data and proposed the design of an autonomously self-aware and adaptively routing technique (ASAART) protocol. It examines the integration of autonomic self-awareness and adaptive fault detection and resiliency technique for route formation and route repair to provide resilience to errors and failures. This is achieved by using a combined continuous and slotted prioritized transmission back-off delay to obtain local and global network state information as well as multiple random functions for attaining faster routing convergence and reliable route repair despite transient and permanent node failure rates and efficient adaptation to instantaneous network topology changes. To validate the autonomously self-aware and adaptively reconfigurable system paradigm as a proof of concept, the dissertation also proposed different low-level micro-architectural design and framework for real-time monitoring and efficient control of on-chip sensor network using FPGAs. The main goals are to design a low-power, low-cost and highly accurate monitoring and control mechanism using autonomous sensor agents and to dynamically reconfigure control of on-chip sensor networks using FPGAs. By collecting dynamic and real-time monitoring parameters such as voltage and temperature the system becomes self-aware and adaptive to improve the utilization of FPGA logic resources and efficient power consumption of all on-chip sensor components. It then proposed a case study to dynamically monitor and control the on-chip FPGA sensors and reports the sensed parameters using an interactive user application webpage. Experimental results show a significant low usage of FPGA logic resources and efficient power consumption of all on-chip sensor components compared with previous approaches. Finally, results from the FPGA-measured on-chip sensor readings show high precision and accuracy in the measured voltage and temperature. We found that setting the dynamic reconfiguration refresh time at 1000 ms produces highly accurate FPGA-measured on-chip sensor readings compared with those at 100 and 500 ms. The proposed design technique and framework presented in this dissertation will assist network engineers and system designers by providing flexible and efficient real-time monitoring and control design of large and complex on-chip sensor networks and remote sensing applications. |본 논문에서는 FPGA 기반의 네트워크 온 칩의 설계구조 탐사, 성능 평가, 안정적인 작동 관련 인프라 프레임 워크를 제공하는 설계 패러다임으로 자율적인 자가인식과 상황에 따라 적응적으로 동적 재구성 가능한 시스템을 제안하고, 온 칩 연결 및 센서 네트워크의 결함이 있는 경우에 런타임 라우팅을 보장하는 상세한 메커니즘과 알고리즘을 제시한다. 이러한 설계 패러다임은 확장적이며, 안정적인 동적 적응과 런타임 매개 변수의 제어가 가능함을 보인다. 본 논문에서는 먼저, FPGA 기반의 네트워크 온 칩의 확장성 및 적응형 맥락에서 매개 변수가 성능에 미치는 영향을 평가하기 위한 방법론을 제시한다. 온 칩 연결의 일반적인 구조, Torus, Mesh와 Fat-tree 세 가지를 고려하여, 네트워크 매개변수에 따른 FPGA의 성능을 평가하고 관련된 설계 상충관계를 분석한다. 또한, 네트워크 온 칩 구조가 상호 연결 및 라우팅 파라미터에 의해 어떻게 영향을 받는지, FPGA 합성 및 다양한 구성 테스트를 통해 유연성 및 성능에 관련된 분석을 제시한다. FPGA 기반의 네트워크의 성능 모델과 자가적응형 모델을 통하여, 자가 인식의 자율적인 적용과 적응적으로 재구성 가능한 시스템 패러다임을 보인다. 센서 데이터를 라우팅하기위한 기존의 자가치유 및 셀프 선택적 라우팅 기술의 한계를 보이고, 경로의 형성 오류와 실패에 탄력성을 제공하는 경로 수리를 위해 자율적인 자가인식 및 적응형 장애 감지 및 복구 기술을 통합한, 자율적인 자가인식 라우팅 및 적응형 기법 (ASAART) 프로토콜을 제안한다. 제안된 프로토콜은 네트워크의 순간 토폴로지 변경에도 효율적으로 적응한다. 연속적으로 우선 순위화된 슬롯을 이용한 백 오프 지연전송을 활용하여 로컬 및 글로벌 네트워크 상태 정보를 얻고, 다수의 랜덤 함수를 이용하여, 영구적 및 임시적 노드 실패에도 안정적인 경로 복구의 빠른 수렴을 달성한다. 자율적 자가인식과 적응형 재구성 시스템 패러다임의 개념적 검증을 위해, 본 논문에서 실시간 모니터링 및 FPGA 온칩 센서 네트워크의 효율적인 제어를 위한 다른 낮은 수준의 마이크로 구조 설계 및 프레임 워크가 제시된다. 주된 목표는 자율적 센서 에이전트를 사용하여 저전력, 저비용 고정밀 모니터링 및 제어 메커니즘을 설계하고, 온 칩 센서 네트워크의 제어를 동적으로 재구성하는 것이다. 전압과 온도와 같은 파라미터를 실시간 모니터링하고 수집하며, 시스템의 자가인식을 통하여 FPGA 로직 리소스 및 온 칩 센서 구성 모든 요소의 소비전력 이용을 효율적으로 향상시킬 수 있다. 하나의 사례로, 온칩 FPGA 센서를 동적으로 모니터링하고 제어하며, 사용자 대화식 웹 애플리케이션을 사용하여 보고하는 설계 사례를 구현한다. 실험 결과를 통하여 기존 방식에 비해 FPGA 로직 리소스 및 모든 온 칩 센서 부품의 전력 소비가 효율적임을 보인다. FPGA 온칩 센서 전압 및 온도계측 결과는 높은 정밀도와 정확도를 보였고, 1000 ms에서 동적 재구성 리프레시 시간을 설정하면 100, 500 ms에 비하여 계측값의 정확도가 높아짐을 관찰했다. 본 논문에서 제안된 설계 기법과 프레임 워크는 복잡한 온칩 센서 네트워크 및 원격 감지 애플리케이션의 유연하고 효율적인 실시간 모니터링 및 제어를 가능하게 하여, 네트워크 엔지니어 및 시스템 설계자에게 도움이 될 것으로 기대된다.