재구성 가능 SoC 설계 공간의 효율적인 탐색을 위한 연구

Abstract

재구성 가능한 아키텍처란, 기존의 고정된 하드웨어와는 달리, 주어진 응용프로그램을 효율적으로 수행하기 위하여 하드웨어 구조를 변환시킬 수 있는 시스템을 지칭한다. 본 논문에서 다루는 재구성 가능 SoC는 여러 다양한 하드웨어 구성방식 중, 두 가지 형태의 아키텍처의 혼합을 전제한다. 첫 번째 형태는 기존의 고정된 아키텍처인 CPU이고 두 번 째 형태는 응용프로그램에 따른 하드웨어 재구성이 가능한 FPGA로 구성되어 있다고 전제한다. 단일 응용프로그램을 효율적으로 수행하기 위한 ASIC을 개발하는 것과 달리, 일련의 연관된 특정 응용프로그램들을 효율적으로 수행할 수 있는 하드웨어 구성을 찾기 위하여는, 다양한 설계변수의 상관관계를 찾아내는 복잡한 문제를 해결하여야 한다. 이러한 문제를 해결하기 위하여 단일형 하드웨어 구조를 전제로 응용프로그램들을 하드웨어 구조에 맵핑하여 예상 성능 수치를 측정하고 분석하여, 여러 다양한 설계변수를 결정짓는 체계적인 방법론으로 개발된 Y-chart 설계방법을 적용하였다. 본 논문에서는 기존의 Y-Chart 설계공간 탐색방법을 재구성 가능한 SoC를 기반으로하는 내장형 시스템에서 적용할 수 있도록, 재구성 가능한 시뮬레이터 기능을 보완하여 개발하였고 이를 H.263 모델에 적용하여 실험하였다. 구현된 재구성 가능한 시뮬레이터는 주어진 어플리케이션을 시뮬레이션하는 부분과 하드웨어를 시뮬레이션하는 부분 그리고 어플리케이션과 하드웨어를 매핑시켜주는 매핑제어기로 구성되어있다. 어플리케이션과 하드웨어 간의 의미론적 차이를 최대한 줄이기 위하여 어플리케이션의 입력은 디지털 신호처리의 모델링 방법으로 널리 사용되는 Kahn 프로세스 네트워크로 전제하였다. 전체적으로 구현된 시뮬레이터는, 어플리케이션 시뮬레이터가 발생시키는 트레이스를 매핑제어기가 해당되는 CPU 또는 스트림 기반의 하드웨어자원에 할당하는 Trace-Driven 시뮬레이션 방법을 사용하여 구현되었다. 구현된 설계공간 탐색도구를 이용하여, 시스템 설계자는 설계하고자하는 시스템에서 적용 가능한 하드웨어 소프트웨어 분할을 설계변수를 변화하여가며 체계적으로 살펴볼 수 있다. 각각의 경우에 선택적으로 적용 가능한 설계변수들의 변화에 따라 성능 수치가 어떻게 변하는지, 시뮬레이션을 통하여 산출하여 시스템 설계자로 하여금 최소 비용으로 시간 및 자원 제약사항을 만족하는 시스템구조를 설계할 수 있도록 도움을 준다. 추가적으로 본 논문에서는 또한 시뮬레이션 속도를 향상시키기 위하여 작업량과 병렬성과의 관계에 기초하여 사상집합의 크기를 줄이는 휴리스틱을 제안한다. 제안된 사상집합 축소 휴리스틱을 적용한 시뮬레이션 결과 사상집합의 크기를 효율적으로 줄일 수 있었다. 이와 같이 본 논문을 통하여 구현된 재구성가능한 시뮬레이터를 이용한 설계공간 탐색도구는 내장형 시스템의 설계과정에서 중요한 역할을 담당할 것으로 기대된다.|Reconfigurable architecture is a hardware system which can adapt its hardware structure to process given application programs more efficiently while conventional architecture implies a fixed hardware structure. In this thesis, we select a CSoC(Configurable System on a Chip) composed of a conventional CPU and a FPGA among many alternatives as a reconfigurable platform for embedded systems. It is a hard task to find an efficient hardware configuration which satisfies design constraints for an application and becomes harder when a set of applications will be executed since we need to deal with the huge design space to explore trade-offs caused by adjustments of architecture and mapping strategy. We adopted a design space exploration approach known as Y-chart approach for this challenging task as it allows to measure quantatively the performance for different mapping strategy from algorithms to homogeneous hardware configurations. In this thesis, we extended the Y-chart approach for a CSoC by developing a DSE(design space exploration) tool for CSoC(Configurable System on a Chip) and obtained experimental data assuming H.263 application. The DSE tool, a retargetable simulator consists of three parts which are an application simulator, a hardware simulator and a mapping controller. We assume that the input description for the application simulator is based on the Kahn-Process-Network which is wildly adopted for a DSP modeling so that the semantic gap between the application model and architecture model is minimized. The simulator was developed using the Trace-Driven simulation method which takes traces produced by the application simulator and allocates them to available hardware resources such as a CPU or a reconfigurable FPGA. Using this tool, a designer can vary design parameters and estimate performance numbers for each potential mapping as a software to be run in a CPU or a hardware configuration to be implemented, without building a prototype. The tool can provide useful design information including scheduling of tasks to a system designer who wants to know which partitioning cases, i.e., a hardware configuration satisfies the time and resource constraints in a timely and cost-effective way. We also propose a heuristic algorithm improving the simulation time by reducing the mapping set on the basis of the relationship between workload and parallelism. Simulation results show that we can reduce the size of mapping set which poses difficulties on hardware-software partitioning. We expect the developed DSE tool based on the retargetable simulator will play an important role in an embedded system design.